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近日，澜起科技秘书，已在国内当先完成基于PCIe® 6.x/CXL® 3.x圭臬的高性能有源电气电缆（Active Electrical Cable, AEC）贬责有打算的研发与系统考证。该有打算可援助PCIe 6.0 x16通谈的高速数据传输，适用于AI办事器及数据中心中对高带宽、低蔓延连气儿日益增长的需求。
跟着东谈主工智能和大限度诡计愚弄的发展，数据中心架构正冉冉向漫步式、多机架的“超节点”方式演进。业内合计，在此布景下，传统无源铜缆在长距离、高频率信号传输中的损耗问题愈发高出，难以痛快PCIe 6.0及以上圭臬对信号完好意思性的严苛条款。相较之下，AEC通过集成Retimer芯片收尾信号重定时与平衡抵偿，在一定传输距离内以低于光模块的资本和功耗提供接近光通讯的性能发挥，被视为中短距高速互连的要紧时期旅途之一。
据先容，澜起科技这次推出的AEC贬责有打算具备以下时期特征：其一，选定自研SerDes时期与立异数字信号处理（DSP）架构，并勾通OSFP-XD高密度封装接口，援助踏实可靠的PCIe 6.0 x16链路；其二，内置链路监控与会诊功能，有助于普及系统的可诊治性与部署成果；其三，提供多种线缆规格配置，适配机箱表里、板卡间、节点间乃至机柜间的万般化连气儿场景。
当今，公司已连合国内多家主流线缆厂商完成该有打算的设备及系统级互操作测试，涵盖CPU、GPU/xPU、PCIe交换芯片及智能网卡等瑕玷组件。关联测试驱逐夸耀，其在典型愚弄场景下具备邃密的兼容性与踏实性。
半导体业内东谈主士指出，跟着PCIe圭臬从5.0向6.0乃至将来7.0迭代，单通谈速度普及至64 GT/s，信号衰减呈指数级高潮，激动市集对有源互连有打算的需求加快开释。尤其是在AI推理负载握续增长、模子参数限度禁止扩大的趋势下，超节点架构对跨树立互联才调无情更高条款，进一步翻开了AEC的愚弄空间。
值得瞩办法是，除PCIe AEC外，CXL（Compute Express Link）看成援助内存一致性与资源分享的瑕玷条约，也在新式诡计架构中上演越来越要紧的扮装。近期部分AI企业尝试将大模子静态参数由HBM挪动至主存系统，借助CXL收尾内存池化治理，从而裁减对GPU显存的依赖。举例，DeepSeek无情的Engram架构即通过此类联想收尾了显存占用减少约90%的时期冲破。DeepSeek Engram架构的推出，不仅代表了大模子部署想路上的重要滚动，也对底层硬件生态无情了全新条款——即构建一个高效、可蔓延且具备强一致性的异构内存体系。该架构将多数静态模子权重从忻悦的HBM显存卸载至内存模组或通过CXL连气儿的主机内存或其他蔓延内存资源中，使CPU内存本体上承担起了“第二显存”的功能。
“这一变革将有望带动对高带宽内存模组（如MRDIMM）、CXL收尾器以及Retimer芯片需求的爆发式增长。”一位产业考虑员向证券时报记者分析称，跟着更多云办事厂商和AI基础要津提供商护理到内存资本优化的要紧性，瞻望将来将有更多相同Engram的时期旅途清晰，造成对CXL生态系统的遥远利好。
不外，也有业内东谈主士提示，尽管AEC在资本与功耗方面较光模块具上风，但在更远距离或超高密度部署场景中，仍濒临与硅光、AOC（有源光缆）等时期的竞争。此外，下一代PCIe 7.0圭臬瞻望将进一步压缩物理层传输窗口，对Retimer芯片的时延收尾与能效无情更高挑战，时期研发门槛将握续抬升。
对此，澜起科技示意，将握续深耕高速互连时期，积极开展PCIe 7.0 Retimer芯片及高速以太网PHY Retimer芯片等下一代产物的研发。这也意味着除了内存互连和PCIe/CXL互连以外，公司在以太网互连领域布局已迈出要紧一步，将来有望拓展其高速互连贬责有打算的隐藏畛域天元证券-实盘配资服务说明_配资模式与交易结构解读，打造愈加完好意思的数据中心连气儿时期图谱。
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